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ADSP-BF561 
Serial Peripheral Interface (SPI) Port—
Slave Timing
Table 28 and Figure 24 describe SPI port slave operations.
Table 28. Serial Peripheral Interface (SPI) Port—Slave Timing
Parameter
Min
Max
Unit
Timing Requirements
t SPICHS
t SPICLS
t SPICLK
t HDS
t SPITDS
t SDSCI
t SSPID
t HSPID
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
Last SCK Edge to SPISS Not Asserted
Sequential Transfer Delay
SPISS Assertion to First SCK Edge
Data Input Valid to SCK Edge (Data Input Setup)
SCK Sampling Edge to Data Input Invalid
2 ×
2 ×
4 ×
2 ×
2 ×
2 ×
1.6
1.6
t SCLK – 1.5
t SCLK – 1.5
t SCLK
t SCLK – 1.5
t SCLK – 1.5
t SCLK – 1.5
ns
ns
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DSOE
t DSDHI
t DDSPID
t HDSPID
SPISS Assertion to Data Out Active
SPISS Deassertion to Data High Impedance
SCK Edge to Data Out Valid (Data Out Delay)
SCK Edge to Data Out Invalid (Data Out Hold)
0
0
0
0
8
8
10
10
ns
ns
ns
ns
S P IDS
(IN P UT)
t S P ICHS
t S P ICLS
t S P ICLKS
t HDS
t SD PP W
S P ICLK
(C P = 0 )
(IN P UT)
t SDSCO
t S P ICLS
t S P ICHS
S P ICLK
(C P = 1 )
(IN P UT)
MISO
(OUT P UT)
CPHASE= 1
MOSI
(IN P UT)
t DSOE
t SS P IDS
t DDS P IDS
MS B
MS B V ALID
t DDS P IDS
t DDS P IDS
LS B
t SS P IDS t HS P IDS
LSB VALID
t HDS P IDS
t DSDHI
t HDS P IDS
t DSDHI
MISO
(OUT P UT)
CPHASE= 0
t DSO V
MS B
t SS P IDS
LS B
t HS P IDS
MOSI
(IN P UT)
MS B V ALID
LS B V ALID
Figure 24. Serial Peripheral Interface (SPI) Port—Slave Timing
Rev. E |
Page 36 of 64 |
September 2009
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